Verilog là gì, verilog khả tổng hợp là gì

      424
1,Giới thiệu-- Verilog là ngữ điệu miêu tả Hartware (Hardware Description Language)được thực hiện trong Việc xây cất những những khối hệ thống số, những mạch tích hợp: nhỏng bộ nhớ lưu trữ RAM, cỗ vi xử trí hoặc dễ dàng là D-FlipFlop...Thiết kế số FPGA bởi ngôn ngữ verilog cũng như chúng ta viết lịch trình mang đến vi tinh chỉnh và điều khiển bằng ngôn từ ChoặcAssembly. Học Verilog không cạnh tranh nếu như bạn đẫ gồm nền tản về một ngôn ngữ làm sao đó, nó cũng giống giống như C đề xuất sẽ không trở ngại Lúc ban đầu học Verilog. Ngoài Verilog còn có một ngữ điệu miêu tả phần cứng hơi thịnh hành không giống là VHDL ( phổ cập sống châu Âu bản thân vẫn giới thiệu trong một bài xích lí giải không giống về VHDL). Verilog và VHDL là 2 ngữ điệu bộc lộ phần cứng phổ biến tuyệt nhất hiện nay, chúng ta cũng có thể chọn một trong 2 ngôn từ để có thể học tập được FPGA hoặc cao hơn là ASIC. Đối với mình thì bản thân chọn Verilog vày ngôn từ này tiếp cận tương đối dễ cùng đặc biệt cú pháp hết sức như thể C, một lúc học được Verilog bạn cũng có thể học VHDL tiện lợi.

Bạn đang xem: Verilog là gì, verilog khả tổng hợp là gì

*
-- Một điều khác thân Verilog cùng C/C++ là không đa số Verilog thực nhân từ tuần trường đoản cú bên cạnh đó thực hiện song song. Vấn đề này cs thể cực nhọc gọi, phải mình nói nđính thêm gọn cầm cố này nó cũng tương tự một dòng sông có không ít nhánh nhỏ tuổi Lúc gồm một làn nước chảy vào dòng xoáy sông chủ yếu thì cùng một thời gian những nhánh sông bé dại cũng sẽ có nước rã hoặc những nhánh bé dại tác động qua lại với nhau nhỏng một vòng tròn. Trong Verilog người ta coi dòng sông thiết yếu và những nhánh là module ( khối) và những nhánh là module nhỏ.
Mã:

module d_ff( D, clk, Q, W ); input đầu vào D; input clk; output reg Q; output W; always
(posedge clk) begin Q
-- Tại trên là một D-FF viết theo ngữ điệu Verilog ở tại mức hành vi (Behavior). Trong Verilog có không ít mức không giống nhau để kiến thiết mạch tích đúng theo như: Register Transfer Level (RTL), nút GATE cùng một vài mức không giống. Tại trên đây bản thân đã trình làng với gợi ý các bạn theo mức hành vi (Behavior). Còn các nấc không giống các bạn có thể xem thêm trên mạng nhằm hiểu rõ hơn.- Mức Behavioral: Mức hành động mô tả một hệ thống số bởi rất nhiều thuật tân oán (một số trong những lệnh giống ngôn từ C như: if, case, for,while…) .Mỗi thực tuấn riêng rẽ đã là một trong mạch tuần từ với những lệnh được trình diễn dưới dạng những biểu thức : out = (a^b)|c .minion_dancing-- Các ứng dụng để học tập verilog:- ISE Design Suite những bạn có thể cài tại đây- Notepad++2, Ví dụ xây dựng số bởi Verilog
-- Sau trên đây mình vẫn trình làng sơ qua về cấu tạo lập trình bởi ngôn từ Verilog. Ở phía trên mình thiết kế cổng NOT bằng ngôn từ Verilog nhỏng sau:Bảng sự thật: Cổng NOT được coi là một module bao gồm một cổng vào và một cổng ra tất cả thuật tân oán nlỗi sau: B = ! A .
-- Mình đang lý giải từng mẫu đến các bạn dễ dàng hiểu:- module congnot (A, B);
=> module… endmodule : là tự khóa nó y như một chiếc kân hận chứa đựng tất cả các lịch trình của bản thân.

Xem thêm: Socket Là Gì ? Socket Thường Được Sử Dụng Ở Đâu? Socket Là Gì

=> congnot : là tên module bạn có thể đặt tùy ý tuy vậy không được viết chữ số ỏ đầu cùng một vài ký kết từ đặt biệt.=> A: Cổng vào các bạn liệt kê toàn bộ những cổng vào của bài kiến thiết của người tiêu dùng.=> B: Cổng ra tương tự như nlỗi cổng vào.-- Tóm lại cấu trúc cái đầu tiên là thế này
++ input wire A
: cổng A được knhì báo nguồn vào hình trạng wire. WIRE y như một đoạn dây điện vào điện tử, vào tiên tiến nhất wire là dây dẫn kết nối những module hoặc các cổng lại với nhau. Nếu câu lệnh chỉ gồm input đầu vào A thì mang định sản phẩm đang đọc A là vẻ bên ngoài wire. Còn không ít phong cách tài liệu không giống bản thân sẽ reviews ở chỗ sau.hi++ output wire B: cổng B được knhì báo cổng đầu ra kiểu dáng wire.++ assign B = ! A; :gán B bởi đảo của A. ở chỗ này assign là một trong từ khóa chỉ sự gán cổng này cùng với cổng khác vào mạch tổ hợp bao gồm kết cấu là : assign … = ….;Chú ý cũng giống như C, Verilog cũng phân minh chữ hoa và chữ hay, các tự khóa chúng ta cần viết chữ thường xuyên.Và sau từng câu lệnh bắt buộc gồm lốt chnóng phẩy (
*
. =DVậy là xong, bên trên đó là một vài ra mắt về ngữ điệu Verilog cùng một ví dụ nhỏ đến bài trả lời sau. Mình biết tất cả vài ba chổ chúng ta còn vướng mắc mình vẫn lời giải các thắc mắc chúng ta vào phần tiếp sau hoặc chúng ta comt nhằm bản thân trả lời luôn.minion_happy
*